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pjht 2016-03-17 14:03:26 -05:00
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commit 10cec9c449
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1114
4bit cpu/4bit cpu.circ
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4
4bit cpu/ins set.txt
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@ -15,4 +15,6 @@
0E-JMPNZ
0F-JMPC
10-JMPNC
11-HLT
11-IN
12-OUT
13-HLT

175
cpu87.circ Normal file
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@ -0,0 +1,175 @@
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<project source="2.7.1" version="1.0">
This file is intended to be loaded by Logisim (http://www.cburch.com/logisim/).
<lib desc="#Wiring" name="0"/>
<lib desc="#Gates" name="1"/>
<lib desc="#Plexers" name="2"/>
<lib desc="#Arithmetic" name="3"/>
<lib desc="#Memory" name="4">
<tool name="ROM">
<a name="contents">addr/data: 8 8
0
</a>
</tool>
</lib>
<lib desc="#I/O" name="5"/>
<lib desc="#Base" name="6">
<tool name="Text Tool">
<a name="text" val=""/>
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="valign" val="base"/>
</tool>
</lib>
<main name="main"/>
<options>
<a name="gateUndefined" val="ignore"/>
<a name="simlimit" val="1000"/>
<a name="simrand" val="0"/>
</options>
<mappings>
<tool lib="6" map="Button2" name="Menu Tool"/>
<tool lib="6" map="Ctrl Button1" name="Menu Tool"/>
<tool lib="6" map="Button3" name="Menu Tool"/>
</mappings>
<toolbar>
<tool lib="6" name="Poke Tool"/>
<tool lib="6" name="Edit Tool"/>
<tool lib="6" name="Text Tool">
<a name="text" val=""/>
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="valign" val="base"/>
</tool>
<sep/>
<tool lib="0" name="Pin">
<a name="tristate" val="false"/>
</tool>
<tool lib="0" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="labelloc" val="east"/>
</tool>
<tool lib="1" name="NOT Gate"/>
<tool lib="1" name="AND Gate"/>
<tool lib="1" name="OR Gate"/>
</toolbar>
<circuit name="main">
<a name="circuit" val="main"/>
<a name="clabel" val=""/>
<a name="clabelup" val="east"/>
<a name="clabelfont" val="SansSerif plain 12"/>
<comp loc="(310,340)" name="ROM/RAM"/>
</circuit>
<circuit name="ROM/RAM">
<a name="circuit" val="ROM/RAM"/>
<a name="clabel" val=""/>
<a name="clabelup" val="east"/>
<a name="clabelfont" val="SansSerif plain 12"/>
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<wire from="(190,430)" to="(410,430)"/>
<comp lib="0" loc="(190,430)" name="Pin">
<a name="tristate" val="false"/>
<a name="label" val="str"/>
</comp>
<comp lib="0" loc="(770,250)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="1" loc="(600,300)" name="NOT Gate"/>
<comp lib="0" loc="(190,400)" name="Pin">
<a name="width" val="16"/>
<a name="tristate" val="false"/>
<a name="label" val="addr"/>
</comp>
<comp lib="2" loc="(310,340)" name="Decoder">
<a name="select" val="4"/>
<a name="disabled" val="0"/>
<a name="enable" val="false"/>
</comp>
<comp lib="4" loc="(660,120)" name="ROM">
<a name="addrWidth" val="12"/>
<a name="dataWidth" val="16"/>
<a name="contents">addr/data: 12 16
0
</a>
</comp>
<comp lib="0" loc="(190,450)" name="Clock"/>
<comp lib="1" loc="(610,420)" name="NOT Gate"/>
<comp lib="4" loc="(670,370)" name="RAM">
<a name="addrWidth" val="12"/>
<a name="bus" val="separate"/>
</comp>
<comp lib="4" loc="(660,250)" name="RAM">
<a name="addrWidth" val="12"/>
<a name="bus" val="separate"/>
</comp>
<comp lib="0" loc="(190,400)" name="Splitter">
<a name="incoming" val="16"/>
<a name="bit0" val="1"/>
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